Позиция: soc asic руководитель проекта

Места работы и профессиональный опыт

• 
  Отладка Library Design Kit: Тестирование и установка маршрута разработки. Чип для верификации стандартных библиотечных ячеек. Функциональная проверка, измерение IR-drop эффекта для 130nm:
  RTL design, Verilog-Симуляция, Синтез (Design Compiler Synopsys), Статический временной анализ всего чипа и руководство процессом P&R в среде Cadence (SOC Encounter)
  
• 
  Менеджмент чипа для высокопрецизионного временного анализа стандартных библиотечных ячеек. Точность до 10ps для 130nm:
  Синтез (Design Compiler Synopsys), Статический временной анализ всего чипа и руководство процессом P&R в среде Synopsys (Astro)
  
• 
  Полное управление имплементации SOC чипа – 130nm, CPU, 2 DSP cores, USB 1.1, UART, Video (IN OUT), ADC, DAC
  CPU и системная частота - 170Mhz; DSP – 270Mhz
  Предварительные оценки площади, частоты, переговоры с разработчиками чипа (вне Кореи). Синтез и статический временной анализ всего чипа с учетом SI эффекта, совместная работа с P&R инженером в среде Cadence (SOC Encounter). Проект для аттестации технологии 130nm и маршрута разработки (Synopsys + Cadence). Статус проекта – чип годный, требуемые частоты достигнуты. Проходит тестирование аналоговых блоков.
  
• 
  Установка маршрутка разработки в подразделении Design Service на основе проекта SOC
  Std cell Library, IO, SRAM, RF Design Kit отлажены в Verilog-симуляции синтезе и P&R. Изучение нового синтезатора - RTL Compiler от Cadence
  

• 
  RISC+DSP ядра на одном чипе. SOC; Чип по OMAP технологии. Технология «Система на Чипе»
  
• 
  Синтез цифровой схемы из Verilog описания. Моделирование чипа на логическом и вентильном уровнях, с SDF из топологии.
  
• 
  Реструктуризация схемы и Verilog-описания для достижения лучших результатов при синтезе.
  
• 
  Тестовая оснастка и тест на Verilog для: Serial-port, Link-port и UART.
  
• 
  Статический временной анализ всего чипа
  
• 
  Разработка топологии, исключая стадии Power и Verification (DRC, LVS). Физический синтез
  
• 
  Синтез DSP-ядра на технологии 0.5, 0.8, 0.25, 0.18 микрон. < http://www.elvees.ru/en/project.shtml >
  
• 
  8 Успешных проектов – MC_12S, MC_23S. Смотри документ описания проектов: http://www.alekseevm.narod.ru/Project_Form_Alekseyev_Michael.doc
  

• 
  Разработка Системы Автоматической Аттестации ячеек для библиотек элементов ядра и выходных элементов (pad) вентильной матрицы.
  
• 
  Разработка ASIC библиотек элементов ядра и выходных элементов для безканального Базового Матричного Кристалла [1592ХМх - 100000 EG] <http://www.angstrem.ru/bmk.htm> (создание схемы ячейки на транзисторном уровне, аттестация ячейки в созданной Системе Автоматической Аттестации (используя cdsSpice), разработка поведенческой модели ячеек на VHDL(используя Vital-спецификации) и Verilog).
  
• 
  Принимал участие в создании топологии для ячеек ядра и выходных элементов. Выполнял LVS-контроль.
  
• 
  Разработка тестовых схем для аттестации созданных библиотек ячеек ядра и выхода, а также макроячеек. Написание тестовых последовательностей для тестовых схем. Выбор стратегии тестирования.
  
• 
  Разработка библиотек проведена в среде Cadence на платформе Sun Ultra Sparc. Разработка тестовых схем и тестовых последовательностей к ним проделана в среде OrCAD.
  
• 
  Разработка макроблоков (создание поведенческой модели на VHDL/Verilog) аттестация макроблоков.
  
• 
  Разработка маршрута проектирования цифровых схем в среде OrCAD с дальнейшей трансляцией схемы в среду Cadence. . Создание комплекта документации на всех этапах проекта.
  
• 
  Prelayout и Postlayout моделирование схемы, используя SDF файл в Express (среда OrCAD) иVerilog-XL (среда Cadence).
  
• 
  Принимал участие в тестировании пластин и микросхем с зашивками семейства 1592ХМх на тестере HP82000.
  
• 
  2 успешных проекта: 1592XM1-001 (~50000 EG) и 1592XM4-001 (~1000 EG; 70МГц). Оба военного применения.
  

Основные навыки

• 
  7 лет опыта в HDL-языках: VHDL(используя Vital спецификации) / Verilog
  
• 
  Синтез цифровых схем из VHDL/Verilog описания в Synopsys (DA, DC, LC, PT), Leonardo Spectrum, Build Gates.
  
• 
  Разработка ASIC библиотек.
  
• 
  1.5 года программирования Opus DB & SKILL (Cadence).
  
• 
  3 года разработка цифровых схем в OrCAD (Capture, Express, Spice).
  
• 
  Разработка ASIC цифровых схем в Cadence - 5 лет.
  
• 
  Prelayout и Postlayout моделирование схем, используя SDF-файл в Verilog-XL / NC-Sim (Cadence).
  
• 
  CAD systems: Synopsys (Design Analyzer, Library Compiler, Prime Time), Cadence (Virtuoso; Verilog-XL, NC-Verilog, Pearl; Analog Artist; Synergy, Spice, SOC Encounter, LDV, RTL Compiler); OrCAD.
  
• 
  LVS (layout versus schematic) контроль.
  
• 
  Создание тестов для цифровых схем.
  
• 
  Разработка схем на FPGA в Altera MAX-plus II.
  
• 
  3 года программирования на ассемблерах Z80, MCS51.
  
• 
  Программирование: UNIX Shell Script (sh, ksh), Pascal, BASIC.
  
• 
  OS: Windows 9X/NT/2000,XP, Unix (Solaris), Linux;
  

Образование