6. микропроцессоры для цифровой обработки сигналов

Скачать 125.74 Kb.

Название	6. микропроцессоры для цифровой обработки сигналов
Тип	Документы

rykovodstvo.ru > Руководство эксплуатация > Документы

6. МИКРОПРОЦЕССОРЫ ДЛЯ ЦИФРОВОЙ ОБРАБОТКИ СИГНАЛОВ.

В связи с широким внедрением МП в системы реального времени, в микропроцессорной технике заметна тенденция создания высокопроизводительных приборов в ущерб универсальности. Наиболее мощным классом специализированных приборов являются микропроцессоры для цифровой обработки сигналов (ЦОС). Системы ЦОС нашли широкое применение при решении задач, связанных с обработкой радиолокационной и телеметрической информации, звуковых сигналов и изображений и других сложных задач, решаемых на основе МП. Значительная эффективность систем ЦОС достигается за счет специализации МП. МП, ориентированные на ЦОС, получили название цифровых процессоров обработки сигналов (ЦПОС).

Такие процессоры характеризуются:

1) небольшим числом типов используемых команд;

2) функциональной законченностью;

3) наличием в своем составе:

- тактового генератора;

- нескольких видов памяти;

- интерфейсных схем;

- многоканальных ЦАП и АЦП;

- схем выборки и хранения.

В настоящее время распространены несколько различных семейств ЦПОС: семейство TMS320 фирмы Texas Instruments, семейство ADSP-2100 фирмы Analog Devices, 8015 фирмы Motorola и серии К1813 и К1827 выпускаемые отечественной промышленностью.
6.1. ЦПОС КМ1813ВЕ1.

Микросхема КМ1813ВЕ1 представляет собой однокристальную микро - ЭВМ с встроенными ЦАП и АЦП, архитектура и система команд которой преимущественно ориентированы на решение задач цифровой фильтрации сигналов.

Ф1──>┌────────┐ ___

│ Т Г │ PROG/VER

Ф2──>└────────┘ ┌───────────────────────────┐<�───────────

┌────────┐ │ Р П З У │ VSP

CCLK<�┤ СчК ├────>┤ │<�───────────

└───┬────┘ │ 192 Х 24 │ RUN/PROG

│ └┬───┬───┬───────────┬─────┬┘<�───────────

<�────────┘ │ │ │ │S │

___ ___ │ │B │A │ │ ┌────────>

RST/EOP │ ┌V───V─┬───┐A ┌──V──┐ ┌V───┴┐ __

│ │ ОЗУ │ П ├──┤ М У ├─┤ АЛУ │ OF

+5V─────> │ │40 Х25│ О │ └─────┘ └─┐ ├──┐

-5V─────> │ ├──────┤ Р │B ┌─┘ │ │

GND──┬──> │ │КОНСТ │ Т ├──────────┤ │ │

─┴─ │ │16 Х 4│ Ы │ └────┬┘ │

│ ├──────┼─┬─┘ │ │ │

│ │ DAR │ └─<�────────────┼──┼───┘

│ │ ├<�──┐ ┌───────┐CY│ │

│ └┬─┬─┬─┘ │ │Выборка├──┘ │

│ │ │ │ └─┤разряда├─────┘

│ │ │ │ └───┬───┘DAR(i)

│ │ │ │ │

┌────────────────V┐ │ │ │ │

M1─>┤ Блок ├>─┘ │ │ ┌────────┘

│ ├────┼─┼──┼─────────────────────┐

M2─>┤ Управления ├────┼─┼──┼────────────┐ │

└──┬──────────────┘ │ │ │ │ │

│ ┌───────────────┘ └──┼─┐ ┌─V──┐ ┌─V──┐OUT0

┌V───┴┐ ┌─────┐ │\ │ │ │\ │ ├──>┤УВХ ├───>

IN0──>┤Муль-├───┤ УВХ ├──>┤ \ │ └─>┤ \ │ ├ . ┤ и ├ .

IN1──>┤ ти- │ └┬───┬┘ │К >──┘ ЦАП>┬─┤ ДМ ├ . ┤уси-├ .

IN2──>┤плек-│ │ │ ┌>┤ / │ / │ │ ├ . ┤ли- ├OUT7

IN3──>┤сор │ : : │ │/│ │/│ │ │ ├──>┤тель├───>

└─────┘ C1:─╫─:C2└───┼──────────┼─┘ └────┘ └────┘

│GRDA │Uref
Рис. 12.1. Структурная схема ЦПОС.
В структуре ЦПОС КМ1813ВЕ1 можно выделить аналоговую и цифровую части, функционирующие под управлением программы хранящейся в РПЗУ. Аналоговая часть представляет собой интерфейс для ввода - вывода сигналов и содержит узлы для многоканального аналого - цифрового и цифро - аналогового преобразования:

- входной мультиплексор на четыре входа (М);

- входное устройство выборки - хранения (УВХ);

- компаратор (К);

- девятиразрядный ЦАП;

- выходной демультиплексор на восемь выходов (ДМ);

- выходные УВХ с усилителями на каждый выход.

Аналого - цифровое преобразование выполняется методом последовательного приближения и результат получается в специальном регистре DAR (digital - analog register), адресуемом как ячейка ОЗУ с адресом 40. Уровень преобразуемого напряжения запоминается на конденсаторах УВХ, который является общим для всех входов и подключается к конкретному входу только в момент преобразования. Для заряда емкости с требуемой точностью до уровня входного напряжения необходимо выполнить последовательно до 10 команд ввода In(k). После этого отсчет преобразуется в его цифровой эквивалент командой CVT(n), начиная со знакового и кончая младшим разрядом. Для полного девятиразрядного преобразования при максимальной тактовой частоте требуется 34 команды, что соответствует времени преобразования около 20 мкс. Входной отсчет может быть представлен и с меньшей точностью, тогда требуемое число команд уменьшается. Аналоговые инструкции декодируются одновременно с цифровыми, т.е. реализация аналоговых функций, как правило не приводит к снижению возможностей цифровой обработки. Результат аналого – цифрового преобразования хранится в регистре DAR, из которого может быть переписан в любую ячейку ОЗУ, использован в операциях АЛУ или через ЦАП выдан на любой из восьми выходов.

Цифро - аналоговое преобразование данных осуществляется методом поразрядного взвешивания двоичного кода числа, содержащегося в DAR. Номер выхода задается инструкцией OUT(k). Для заряда емкости выходного УВХ требуется несколько таких инструкций (от 4 до 7). Диапазон входного и выходного напряжений определяется напряжением внешнего опорного источника (1..2В), подключаемого к выводу Uref и аналоговой земле GRDA. Входные и выходные сигналы могут быть также цифровыми с уровнями ТТЛ. Управление режимом входов - выходов осуществляется по входам М1 и М2.

Цифровая часть построена на основе Гарвардской архитектуры, особенностью которой является наличие раздельных блоков памяти программ и данных.

Память программ представляет собой РПЗУ с ультрафиолетовым стиранием емкостью 192 слова по 24 разряда. При работе ЦПОС доступ ко всем ячейкам памяти команд последовательный. Счетчик команд РПЗУ (СчК) возвращает нулевое состояние после выполнения команды с адресом 191 или когда в поле команды встречается инструкция "Конец программы" или "Возврат по условию". Каждая команда выполняется за четыре такта задающего генератора. Команды из РПЗУ считываются четверками команд в буферный 96 - разрядный регистр. Чтение из памяти каждой четверки команд сопровождается сигналом на выходе CCLK. Цифровая часть включает двухпортовое ОЗУ данных и констант, масштабирующее устройство и АЛУ. Каждый из этих узлов получает инструкцию или код адреса из РПЗУ.

Данные, поступающие в АЛУ, обрабатываются с использованием 25 - разрядной арифметики в дополнительном коде. Старший разряд является знаковым, значения переменных лежат в пределах -1..+1, а ошибка округления результата имеет величину 2^-24. Переполнение отображается импульсом на выходе OF и может обрабатываться логически с целью коррекции результата.

Память данных включает матрицу ОЗУ статического типа с произвольной выборкой одновременно двух 25 - разрядных слов и порты - регистры для хранения операндов A и B. Емкость ОЗУ составляет 40 слов. Свободная область шестиразрядного адреса используется для задания констант в программе.

Система команд ЦПОС КМ1813ВЕ1 включает группу цифровых и аналоговых команд. В свою очередь, цифровые команды разделяются на безусловные и условные. Все цифровые команды могут выполняться со сдвигом операнда А или без сдвига.

Все команды ЦПОС используют прямую адресацию ячеек ОЗУ. При этом значения адреса от 0 до 39 соответствуют регистрам общего назначения, а значения адреса более 47 обозначают константы, которые можно рассматривать как непосредственный операнд.

Позднее была разработана модификация ЦПОС КМ1813ВЕ1, имеющая цель расширить функциональные возможности системы при сохранении программной совместимости и функциональной завершенности. Основным отличием модифицированного кристалла является введение цифрового параллельного порта и связанного с ним блока регистров. Цифровой ввод - вывод существенно расширил область применения ЦПОС, обеспечив возможность реализации многопроцессорных структур и использование ЦПОС в качестве периферийного устройства цифровых систем. Цифровой порт D7 – D0 имеет сигналы управления WR, RDY, аналогичные по функциям сигналам МПК КР580. Емкость ПЗУ программ расширена более чем вдвое и имеется возможность работы с внешней памятью программ. Для этого из кристалла выведены входы регистра команд P0 - P7.

Точность ЦАП и АЦП увеличена до 11 разрядов. Увеличено до 8 число аналоговых входов.

Однокристальные микроЭВМ КМ1827ВЕ3 и КМ1827ВЕ4 предназначены для цифровой обработки сигналов звукового диапазона частот в реальном масштабе времени. Микросхемы выполнены по n-МОП технологии и имеют одинаковую архитектуру. Различие заключается в реализации ПЗУ команд. ВЕ3 имеет масочную память, программируемую при изготовлении, а ВЕ4 - ПЗУ, программируемую пользователем. БИС обрабатывают 16 - разрядные числа, представленные в дополнительном коде с фиксированной точкой. Диапазон представления чисел ±2^-15.

Сопряжение БИС с внешним устройством осуществляется посредством программируемых 8/16 - разрядных параллельного и последовательного портов ввода - вывода. Параллельный порт согласуется по сигналам интерфейса с универсальными микропроцессорами серий КР580, К1810, К1816, К1821 и др.
12.2. ЦПОС с фиксированной точкой фирмы Analog Devices.

Семейство этих процессоров имеет обозначение ADSP-21XX. Первый процессор этого семейства ADSP-2100 (86 г.) имеет 80 - наносекундный цикл и выполнен по 1 - микронной CMOS - технологии. Архитектура семейства оптимизирована под алгоритм цифровой обработки сигналов, что повышает эффективность вычислений. Процессоры семейства отличаются друг от друга внутренними устройствами, содержащимися в микросхеме. Ознакомимся с базовой архитектурой ADSP-21XX (рис. 12.2).

12.2.1. Базовая архитектура

┌───────┐ ┌────────┐ ┌──────┐

│регистр│ │ память │ │память│

┌───────┬─────────────┬──── │команд │ │программ│ │данных│ ┌─────────┐ ┌────────┐

│ ┌─────┴─────┐ ┌─────┴─────┐ └───┬───┘ │ │ │ │ │генератор│ │ │

│ │ Генератор │ │ Генератор │ ┌───┴───┐ │ ROM │ │ SRAM │ │ адреса │ │ таймер │

│ │ адреса │ │ адреса │ │счетчик│ │ │ │ │ │загрузки │ │ │

│ │ DAG1 │ │ DAG2 │ │команд │ └─┬────┬─┘ └─┬──┬─┘ └──┬───┬──┘ └─┬────┬─┘ 14 р.

│ └─────┬─────┘ └──┬─────┬──┘ └─┬─┬─┬─┘ │ │ │ │ │ │ │ │ ┌─────┐ внешняя

│ │ │ ──┴14 ШАК─┼─┴─┼─────┴────┼─────┼──┼──────┴───┼──────┼────┼─┤M U X├─\ шина

│ ─┴─14 ШАД───┴─────────────┼───┴──────────┼─────┴──┼──────────┼───┬──┼────┴─┤ ├─/ адреса

│ │ │ │ │ │ │ └─────┘

│ │ │ │ │ │ │ ┌─────┐

│ ┌──24 ШК───────────┬─┼──────────┬───┴────────┼──────────┴───┼──┼──────┤ │ 24 р.

│ │ │ │ ┌──────┴──────────┐ │ │ │ │ │ внешняя

│ │ │ │ │устройство обмена│ │ │ │ │M U X├─\ шина

│ │ │ │ │между шинами │ │ │ │ │ ├─/ данных

│ │ │ │ └──────┬──────────┘ │ │ │ │ │

└16 ШД┬─────┼─────┬──────┬─────┼─┴───┬──────┴──┬────────┬┴────┬─────────┼──┴──────┤ │

│ │ │ │ │ │ │ │ │ │ └─────┘

┌───┴─────┴───┐ │ ┌───┴─────┴───┐ │ ┌──────┴──────┐ │ ┌──┴─────────┴──────┐ ┌────────────┐

│вход.регистры│ │ │вход.регистры│ │ │вход.регистры│ │ │передающий регистр ├──┤ схема │

├─────────────┤ │ ├─────────────┤ │ ├─────────────┤ │ ├───────────────────┤ │ упаковки- │

│ А Л У │ │ │Умножитель - │ │ │ Устройство ├─┘ │принимающий регистр├──┤ распаковки │

┌─┤ │ │┌─┤аккумулятор │ │┌─┤ сдвига │ ├───────────────────┤ └────────────┘

│ ├─────────────┤ ││ ├─────────────┤ ││ ├─────────────┤ │последовательные │

│ │вых. регистры├─┘│ │вых. регистры├─┘│ │вых. регистры│ │порты SPORT │

│ └──────┬──────┘ │ └──────┬──────┘ │ └──────┬──────┘ └─────────/\────────┘

│ │ │ │ │ │ ││

└────────┴─────────┴────────┴─────────┴────────┴────────── 16 ШР \/ 5
Рис. 12.2. Внутренняя архитектура процессоров семейства ADSP-21XX.
Семейство процессоров ADSP-21XX используют модифицированную Гарвардскую архитектуру, где шины данных и команд разделены. При этом память данных содержит данные, а память команд содержит как команды, так и данные. Процессор содержит ОЗУ и/или ПЗУ на кристалле (кроме ADSP-2100), так что часть адресного пространства памяти находится в нем. Быстродействие памяти на кристалле позволяет процессору в течение цикла считать 2 операнда из памяти данных и команду из памяти команд.

Внутренние устройства МП связываются пятью шинами. 14 - разрядная шина адреса данных (ШАД) служит для указания адресов данных и обеспечивает доступ к 16 Кб данных. 16 – разрядная шина данных (ШД) обеспечивает пересылку содержимого любого регистра в любой регистр или в память/ из памяти в течение одного цикла. Адрес памяти данных формируется из абсолютного значения, записанного в инструкции (абсолютная адресация), или из генератора адресов данных (косвенная адресация). Только косвенная адресация возможна для адресации данных в памяти программ. 14 - разрядная шина адреса команд (ШАК) обеспечивает доступ к 16 Кб команд и данных. 24 - разрядная шина команд (ШК) обеспечивает загрузку 24 - битного кода команды. 16 - разрядная внутренняя шина результата (ШР) используется для обмена данными между тремя вычислительными устройствами.

В процессорах, которые имеют внутреннюю память, внутренняя шина адреса памяти команд (ШАК) и внутренняя шина адреса памяти данных (ШАД) мультиплексированы в единую шину адреса, а внутренняя шина данных памяти команд (ШК) и внутренняя шина данных памяти данных (ШД) мультиплексированы в единую шину данных. Эти шины выведены на внешние выводы кристалла.

Процессор содержит три полнофункциональных независимых вычислительных блока: арифметико - логическое устройство, умножитель - аккумулятор и устройство сдвига. Эти три устройства обеспечивают выполнение трех операций с 16 - разрядными словами и имеют аппаратную поддержку для работы с числами повышенной точности. АЛУ осуществляет стандартные арифметические и логические операции; умножитель - аккумулятор производит одноцикловое умножение, умножение с суммированием и умножение с вычитанием; устройство сдвига выполняет операции арифметического и логического сдвига, нормализацию, денормализацию и действия с экспонентой. Каждое из перечисленных устройств включает в себя двойной набор входных регистров, которые могут загружаться с шины данных и команд, а также выходные регистры. Результаты работы любого устройства могут быть операндами любого другого устройства в следующем цикле. Шина внутренних результатов (ШР) прямо соединяет вычислительные устройства с этой целью.

Генераторы адреса (DAG1, DAG2) позволяют одновременно выбирать два операнда и по взаимодействии с счетчиком команд способствуют эффективному выполнению команд. Все команды одноцикловые. 24 - битовые командные слова допускают высокую степень параллелизма. Возможно выполнение трех операций за один командный цикл.

Счетчик команд формирует адреса инструкций для памяти программ. Он управляет регистром инструкций, который содержит исполняемую в данный момент команду. Регистр команд буферизирует исполнение программы. Команды загружаются в регистр команд в течение одного цикла, а исполняются в течение следующего, одновременно с загрузкой следующей команды. Чтобы минимизировать циклы ожидания, счетчик команд выполняет условные переходы, вызовы и возвраты из подпрограмм за один цикл. Он имеет внутренний счетчик вложенностей циклов и стек циклов, что позволяет выполнять циклы без потерь времени.

12.2.2. Периферийные устройства

Процессоры семейства ADSP-21XX содержат на кристалле периферийные устройства, обеспечивающие работу процессора и связь с внешними устройствами.

Программируемый интервальный таймер обеспечивает периодическую генерацию прерываний. 8-битный масштаб позволяет ему декрементировать содержимое регистра - счетчика в диапазоне от каждого цикла до каждого 256-го цикла процессора. Прерывание генерируется когда регистр - счетчик обнуляется.

Большинство процессоров семейства имеют 2 двунаправленных последовательный порта (SPORT) с двойной буферизацией. Эти порты используют синхронную передачу данных и кадровые сигналы, чтобы контролировать поток данных. Каждый порт может тактироваться от внутреннего таймера или от внешней частоты. Сигналы кадровой синхронизации могут быть сгенерированы самим портом, так и получены извне. Длина слова может меняться от 3 бит до 16.

Процессоры серии ADSP-21msp5x содержат в своем составе аналоговый интерфейс. Он состоит из входных усилителей и 16-битных сигма - дельта АЦП и ЦАП, а также дифференциального входного усилителя. Набор регистров, отображенных на память процессора служат для управления операциями аналоговой части и для передачи данных между аналоговой частью и остальными устройствами процессора.

Каждый из процессоров семейства поддерживает один или более входов для внешних прерываний. Внешние прерывания имеют свой уровень приоритета, могут быть индивидуально замаскированы. Процессор имеет отдельный вход прерывания IRQ2, а IRQ0 и IRQ1 могут быть сконфигурированы на входах порта SPORT1.

12.2.3. Набор команд

В системе команд ADSP-21XX используются 24-битные команды, которые исполняются за один цикл. Исключением являются команды ожидания прерывания, команды, для выполнения которых требуется 2 обращения к внешней памяти, и если доступ к памяти требует циклов ожидания. Язык ассемблера использует математическую мнемонику для простоты написания и читаемости программ.

Например:

MX0=1234; - запись в регистр MX0 значения 1234

DM(0x3FFE)=AX0; - копирование содержимого регистра AX0 в ячейку

памяти с адресом 0x3FFE

JUMP (I4); - косвенный переход по адресу, хранящемуся в I4

Для использования параллелизма процессора в системе команд присутствуют многофункциональные команды, которые обеспечивают комбинацию пересылок данных, чтения - записи памяти и вычислений за один цикл. Например:

MR=MR+MX0*MY(SS),MX0=DM(IO,MO),MY0=PM(I4,M5);

├───1 часть────┤ ├──2 часть──┤ ├──3 часть──┤
Первая часть этой многофункциональной инструкции суммирует предыдущее значение регистра MR с произведением регистров MX0 и MY0, причем оба операнда считаются знаковыми (SS). Вторая и третья части загружают два новых операнда. Один из них считывается из памяти данных (DM), указатель на данные находится в индексном регистре I0, после загрузки происходит пост - модификация указателя значением, содержащимся в регистре M0. Другой считывается из памяти инструкций (PM), указатель на данные находится в индексном регистре I4, после загрузки происходит пост - модификация указателя значением, содержащимся в регистре M5.

Арифметические операции могут быть включены в условные операторы:

IF AC AR=AX0+AY0+C;

Условное выражение IF AC (которое может отсутствовать) проверяет флаг переноса АЛУ (AC). Если предыдущая команда сгенерировала флаг переноса, выполняется данная арифметическая команда, в противном случае происходит выполнение команда NOP и исполнение переходит к следующей команде. Алгебраическое выражение AR=AX0+AY0+C означает, что содержимое регистра AR будет содержать AX0 и AY0 плюс значение флага переноса.

Команда IDLE заставляет процессор ожидать при пониженном потреблении энергии сигнала прерывания.

К средствам разработки и отладки устройств на основе процессоров семейства ADSP-21XX относятся как программные (системный конфигуратор, ассемблер, редактор связей, ПЗУ-кодер, симулятор и Си-компилятор), так и аппаратные средства (различные эмуляторы и т.п.).

Процессоры рассматриваемого семейства находят широкое применение в системах управления, сжатия аудиоданных, сотовой телефонии, модемах, медицинской ультразвуковой аппаратуре, системах распознавания и обработки речи, а также во многих других областях электронной индустрии.

	Пояснительная записка к дипломной работе на тему: «Система многомасштабного... ...		Рабочая программа дисциплины Цифровая обработка сигналов Изучение современных методов цифровой обработки сигналов (моделирование временных последовательностей, теория дискретных линейных...
	Руководство пользователя Устройство для регистрации и цифровой обработки аналоговых сигналов с частотой дискретизации до 160 мгц		Многоканальный комплекс регистрации аналоговых сигналов “ эхолот”... Комплекс построен на стандартном компьютере, который на базе алгоритмов цифровой обработки сигналов, серийных и специальных аппаратных...
	Инструкция по эксплуатации "Цифровой диктофон n 7" (цифровой аудио рекордер) Цифровой диктофон имеет высокое качество записи, широкий динамический диапазон записываемых сигналов, низкое энергопотребление, малые...		Комплекс лабораторных работ по Цифровой Обработке Сигналов на базе... Комплекс лабораторных работ по Цифровой Обработке Сигналов на базе отладочного комплекта
	Пояснительная записка 6 Пояснительная записка Содержание листов рабочей... Ввод и обработка цифровой информации: Внеаудиторная самостоятельная работа для обучающихся по профессии «Мастер обработки цифровой...		Глава I. Цифровое представление звуковых сигналов. Ii программы для создания и обработки цифрового звука и создание цор «практикум по работе с программой «fl-studio»
	Инструкция по ремонту москва Микросхема tda93xx – однокристальный процессор обработки сигналов и микроконтроллер управления 9		Инструкция для моряков и других пользователей instruction for mariners... Резолюция А. 814(19) от 23 ноября 1995 года Resolution A. 814(19) adopted on 23 november 1995
	Многоканальная система записи, регистрации и архивирования звуковых сигналов Используется для цифровой записи звука по 1–60 каналам (в сетевом варианте число каналов практически неограниченно) и оперативного...		Многоканальная система записи, регистрации и архивирования звуковых сигналов Используется для цифровой записи звука по 1–60 каналам (в сетевом варианте число каналов практически неограниченно) и оперативного...
	Многоканальный цифровой комплекс регистрации сигналов «фантом» руководство... Руководство предназначено для обеспечения корректного интерактивного взаимодействия пользователя с мцкрс «фантом»		Аппаратно-программный комплекс «метеостанция» как эффективное средство... На основе микроконтроллера (МК) atmega8535 и системы датчиков для измерения физических параметров окружающего пространства, а также...
	Техническое задание на закупку имитатора сигналов гнсс spirent gss7000 2017 г Закупка имитатора сигналов гнсс spirent gss7000 (далее по тексту – Оборудование) для оснащения стенда испытаний нап на имитаторе...		Назначение Прибор состоит из двух функциональных блоков: фотометрической головки и блока обработки сигналов, связанных между собой гибким многожильным...

6. микропроцессоры для цифровой обработки сигналов

Похожие: